并行加法器用两个4位并行加法器和适当的逻辑门电路实现(X+Y)×Z

请哪位告诉我什么是先行进位加法器？

串行进位加法器需要一级一级的进位，进位延迟很大。

先行进位加法器（也叫超前进位加法器）可以有效的减少进位延迟。

设二进制加法器的第i位输入为Xi, Yi, 输出为Si, 进位输入为Ci，进位输出为Ci+1 则有 Si = Xi?Yi?Ci Ci+1 = Xi·Yi + Xi·Ci + Yi·Ci = Xi·Yi + (Xi + Yi)·Ci 令Gi = Xi·Yi, Pi = Xi+Yi 则Ci+1 = Gi + Pi·Ci 当Xi和Yi都为1时，Gi = 1，产生进位Ci+1 = 1 当Xi和Yi有一个为1时，Pi = 1，传递进位Ci+1 = Ci 因此Gi 定义为进位产生信号，Pi定义为进位传递信号。

Gi的优先级比Pi高，也就是说：当Gi = 1时（当然此时也有 Pi = 1 ），无条件产生进位，而不管Ci是多少; 当Gi=0而Pi=1时，进位输出为Ci, 跟Ci之前的逻辑有关。

下面推导4位超前进位加法器。

设4位加数和被加数为A 和 B，进位输入为Cin, 进位输出为Cout, 对于第i位的进位产生Gi = Ai·Bi , 进位传递 Pi=Ai+Bi , i=0,1,2,3 于是这各级进位输出，递归的展开Ci ，有： C0 = Cin C1=G0 + P0·C0 C2=G1 + P1·C1 = G1 + P1·（G0 + P0·C0）=G1 + P1·G0 + P1·P0 ?C0 C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0 C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 Cout=C4 由此可以看出，各级的进位彼此独立产生，只与输入数据和Cin有关，将各级间的进位级联传播给去掉了，因此减小了进位产生的延迟。

每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和，这可由Synplify综合后的RTL电路看到。

同时由真值表可以简单的得出第i位的和为： Si = Xi?Yi?Ci = (Xi·Yi)?(Xi+Yi)?Ci = Gi?Pi?Ci

四位全加器的原理

加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

全加器可对两个多位二进制数进行加法运算，同时产生进位。

当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

串行加法器和并行加法器有何不同

并行加法器与串行加法器的区别: 并行加旦罚测核爻姑诧太超咖法器 ： 当并行连接几个加法器时,每个高位的运算要等低位的C' 串行加法器 ： 各位是逐位送入单个加法器中,这样每次的结果C'都加入下一次更高位的运算.

（数电）怎样设计二进制4位减法器

我的回答是： 用4位二进制并行加法器设计一个4位二进制并行加法/减法器. 解 设A和B分别为4位二进制数，其中A=a4a3a2a1为被加数(或被减数)，B=b4b3b2b1为加数(或减数)，S=s4s3s2s1为和数(或差数)。

并令M为功能选择变量，当M=0时，执行A＋B；当M=1时，执行A－B。

减法采用补码运算。

可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。

具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端。

并将功能选择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入端

用两个4位并行加法器和适当的逻辑门电路实现(X+Y)×Z

不用，只需利用两个74LS283，第一个实现X+Y，再利用与门算出Z分别与（X+Y)算出来的结果相乘后的结果，然后利用第二个74LS283将相乘后的结果加起来，就可以了。