fpga语言FPGA的编程语言跟C语言有什么不同？

FPGA开发中的VHDL语言与Verilog HDL语言那个好学？各有什么优缺点？

一般来说现在工作上用verilog和用vhdl都没有硬性要求，而且现在的开发软件都可以兼容两种语言共同开发。

建议先学习verilog，因为比较容易上手，而且很灵活，基本上常用的电路都能描述出来，等到能灵活运用verilog之后，有时间的话也可以学一下vhdl，毕竟以后同事可能会有用vhdl的，一起开发调试，有必要懂得这个。

至于什么优点缺点，其实各有千秋吧，不能简单的说某个语言在某个方面有优势。

具体还有什么问题，可以追问

vhdl和verilog hdl的区别

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。

VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。

之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国军方组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来，基于Verilog HDL的优越性，才成为的IEEE标准，因而有更强的生命力 VHDL 其英文全名为VHSIC HARDWARE DESCRIPTION Language,而VHSIC则是Very High Speed Integerated CIRCUIT的缩写词，意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构、支持逻辑设计中层次与范围的描述、可借用高级语言的精巧结构来简化电路行为的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、便于文档管理、易于理解和设计重用。

但是Verilog HDL和VHDL又各有其自己的特点，由于Verilog HDL早在1983年就已推出，至今已有近二十年的应用历史，因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。

与VHDL相比Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般读者可在二至三个月内掌握这种设计技术。

而掌握VHDL设计技术就比较困难。

这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训，才能掌握VHDL的基本设计技术。

目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。

一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。

用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。

通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。

逻辑综合软件会生成.edf（edif）的EDA工业标准文件。

4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。

（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了

什么是verilog语言？

Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。

　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． 　　Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。

Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。

　　Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。

Gateway Design Automation公司后来被 Cadence Design Systems于1990年所购并。

现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。

如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。

设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。

请用通俗点的语言解释一下 FPGA到底是什么？

刚开的课 我的理解是FPGA芯片里有许多门电路，通过编程的方法 把门电路按照程序描述的功能进行物理连接。

然后就能实现了程序要实现的功能，就是硬件编程。

所以我觉得任何的数字电路，例如MP3 MP4 单片机之类的 应该都可以通过FPGA实现吧 ？ 查看原帖>> 记得采纳啊

请问verilogHDL与FPGA有什么区别呢？到底学哪个好点？学习FPGA好找工作吗？

你说到底学哪个好 这就不好回答了 FPGA也可以做嵌入式啊 现在学嵌入式的人太多了 如果你不能好好专研透彻的话 就算很火 也是没有你的一席之地的 光我们学校（电子类优势的学校） 学ARM DSP FPGA的就有好多的 但是真正能学通的学精并能持之以恒的人应该不多 所以啊 不要纠结学什么 这些只要学好一个当中的某一种应用 就已经可以养活你一辈子了 纠结来纠结去 时间会被浪费蛮多的 劝你找点资料 了解一下 看看自己是否有兴趣 然后就赶快行动！！！

FPGA的编程语言跟C语言有什么不同？

学FPGA给我最大的体会就是它的编程语言是并行执行的，不像C语言那样一行一行的执行。

verilog里面有个always语句，所有的always语句块全部并发执行，而always语句块内部是逐行执行的（前提是只是用阻塞赋值）。

verilog中没有中断的概念，而逐行执行指令的C语言却离不开中断。

学习verilog必须要掌握最基本的概念，像上面的阻塞赋值等等，新手都要经历这一关的，呵呵。

还有，verilog是始终离不开硬件，c语言中可以不限制循环次数，而verilog就不行，因为每循环一次就会增加FPGA内部资源的占用。

最后在说一点儿，verilog中有的语句不能被综合（Oh，什么是综合？，百度吧），像定义浮点的float就不可以，在编程时慎用。

好啦就说这些吧。

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