74ls13874LS138译码器的所有译码输出引脚对应的地址范围

74ls138  时间:2021-08-11  阅读:()

74ls138译码器

(9)74ls138译码器 74ls138是3/8译码器,即对3个输入信号进行译码。

得到8个输出状态。

G1,G2A,G2B,为数据允许输出端,G2A,G2B低电平有效。

G1高电平有效。

A,B,C为译码信号输出端,Y0~Y7为译码输出端,低电平有效。

利用74LS138设计一个三人表决器?

1表示赞成,0表示否定。

011 101 110 111四种情况表决通过。

A B C代表3个人,然后简化。

或: Sa,Sb,Sc为三裁判按键,按下=1通过,S为开始键 真值表中绿色圈为通过组合,通过後LED亮。

138译码器的ABC做为输入端,Y3,Y5,Y6,Y7连在一个与非门上,令其输出为Y,若Y为高电频,则表决通过,Y为低电频则表决不通过。

扩展资料: 74LS138可以组成三变量输入,四变量输入的任意组合逻辑电路。

用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数,任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。

因为任意一个组合逻辑表达式都可以写成标准与或式的形式,即最小项之和的形式,而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。

参考资料来源:百度百科-74LS138

绘制电路图(应用74LS138作为译码器)

首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器。

全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7)。

这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci;将3-8译码器的3个使能端都置为有效电平,保持正常工作;这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。

现在写出全加器和3-8译码器的综合真值表: (A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出(0-7),s为加法器的和,co为加法器的进位输出)PS:假定译码器的输出为高电平有效。

A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1 根据上面的真值表,可以设计出电路图: 将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和;将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出。

即完成了加法器的设计。

回过头来分析: 当加法器的输入分别为:a=1,b=0,ci=1时,对应3-8译码器的输入为A=1,B=0,C=1,这是译码器对应的输出为OUT(5)=1,其余的为0,根据上面设计的连接关系,s=0,co=1,满足全加器的功能,举其他的例子也一样,所以,设计全加器的设计正确。

谁能告诉我74LS138芯片是何芯片,作用以及组成?

74ls138 3-8线译码器/多路转换器 在早期的51系统的扩展中,作为地址选通的片子,可以经常看到。

另外一个类似的芯片是74LS154,是4-16译码器,现在更是少见了。

有兴趣的可以研究一下何立民的经典著作中的有关章节。

结合74LS00、74LS04,经常使用在并行扩展RAM、I/O、定时器/计算器、串行接口芯片的电路。

74LS138译码器的所有译码输出引脚对应的地址范围

74ls138是3/8线译码器,即对3位二进制输入数码进行译码,得到8个输出状态。

G1,G2A,G2B,为使能端,G1高电平有效,G2A,G2B低电平有效。

A,B,C为译码信号输入端,Y0~Y7为译码输出端,低电平有效。

一般是将多出的地址线做为使能端的输入信号,用138的输出端接后级IC片选控制端,译码输出对应的地址范围要结合周围电路来看。

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