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ApplicationReportZHCA588–December20131KeyStoneDSP上的MulticoreNavigator的性能冯华亮/BrightonFeng多核DSP摘要MulticoreNavigator是用于KeyStone系列DSP内部包交换的新型架构.
本文讨论MulticoreNavigator的性能,提供在各种条件下测试得到的性能数据,并讨论一些影响MulticoreNavigator性能的因素.
ZHCA5882KeyStoneDSP上的MulticoreNavigator的性能目录1MulticoreNavigator简介.
32QMSS的性能.
52.
1PUSH操作的开销.
52.
2POP操作的开销62.
3通过不同区域访问队列.
72.
4使用外部链接RAM.
82.
5队列挂起中断的时延82.
6描述符累积的时延.
92.
7描述符回收的时延.
102.
8其它队列操作的性能考虑113PacketDMA的性能.
113.
1PacketDMA传输的额外开销.
113.
2PacketDMA吞吐量.
123.
3PacketDMA和EDMA对比13参考文献14图图1MulticoreNavigator架构3图2QMSSPacketDMA单通道吞吐量12图3QMSSPacketDMA多通道总吞吐量.
13图4单通道PacketDMA与EDMA的比较14表表1各种PUSH操作的开销.
5表2各种POP操作的开销.
6表3用外部链接RAM和内部链接RAM时PUSH/POP开销的比较.
8表4平均描述符累积时延10ZHCA588KeyStoneDSP上的MulticoreNavigator的性能31MulticoreNavigator简介MulticoreNavigator包括QueueManagerSubsystem(QMSS)和PacketDMA(PKTDMA),用它们可实现在器件内部高效的包交换.
这大大降低了DSP核在内部通信方面的负担,从而提高了系统的整体性能.
图1是KeyStone系列DSP的MulticoreNavigator的架构框图.
QueueManageSubSystemDSPCorePacQueueManageSubSystemDSPcorePacketDMA(SRIO)PacketDMA(PA)PacketDMA(FFTC)PacketDMA(AIF2)VBUSAccumulationMemoryBufferMemory.
.
.
externalLinkingRAMDescriptorRAMQueueManagerQ1IFQ0IFQxIFQueueEventsQueueEventsQueueEventsQueueEventsQueueEventsPacketDMA(QMSSInternal)PDSPPDSPQueueInterruptsQueueInterruptsPacketDMA(BCP)QueueEventsInternalLinkingRAMPDSPPDSP图1MulticoreNavigator架构硬件队列是MulticoreNavigator的基础,KeyStone系列中不同器件支持的硬件队列的个数可能不一样,有的是8192个,有的是16384个.
队列管理器管理这些队列,提供基本的操作包括PUSH,POP等.
有的器件包含一个队列管理器,有的器件包含2个队列管理器.
队列管理器维护的关键数据结构是一个链接表.
每个链接表项占用64比特,它主要用来表示队列中一个包的链接信息,即当前包的下一个包的指针.
每个链接表项和一个包描述符一一对应.
典型的队列PUSH操作过程如下:1.
系统中一个主模块把一个包描述符的地址写到一个队列对应的操作寄存器,这实际上给队列管理器产生一个PUSH请求.
2.
队列管理器读取这个队列的尾指针找到队列中的最后一个包描述符的链接表项.
ZHCA5884KeyStoneDSP上的MulticoreNavigator的性能3.
队列管理器修改最后一个包描述符的链接表项,让它指向新的被PUSH进来的包描述符的链接表项.
4.
队列管理器修改尾指针,让它指向新PUSH进来的包描述符的链接表项.
5.
队列管理器修改新包描述符的链接表项为空.
典型的队列POP操作过程如下:1.
系统中一个主模块读一个队列对应的操作寄存器,这实际上给队列管理器产生一个POP请求.
2.
队列管理器读取该队列的头指针,获取队列中的第一个包描述符,把第一个包描述符的地址返回给发起读操作的主模块.
3.
队列管理器读取第一个包描述符的链接表项,找到队列中的下一个描述符的链接表项.
4.
队列管理器修改队列的头指针,让它指向队列中的第二个描述符的链接表项,从而让它变成了第一个描述符.
QMSS中包含一个内部的链接RAM,不同器件的链接RAM大小可能不一样,有的支持16K个链接表项,有的支持32K个链接表项.
如果用户系统中需要的包描述符超过16K或32K个,则可以用其它的RAM,包括LL2(LocalLevel2memory),SL2(SharedLevel2memory),DDR(DoubleDataRateexternalmemory)来存放更多的链接表项,这被叫做QMSS的外部链接RAM.
对主模块而言PUSH是一个写操作,仅需要几个周期,通常不会让主模块停等;而POP操作对主模块而言是读操作,通常需要等待队列管理器的返回值.
为了解决DSP核在POP操作时停等时间长的问题,QMSS内集成了若干个微控制器(PDSP,不同器件内集成的个数可能不一样).
用户可配置PDSP,让它监测某些队列,当队列中有包描述符时,PDSP把它POP出来,把包描述符的指针写到一个累积缓冲区中.
累积缓冲区的位置和大小可配,通常,累积缓冲区在DSP核的LL2中.
当PDSP填满累积缓冲区时可以给对应的DSP核产生一个中断事件,DSP核在中断服务程序中读取累积缓冲区中的包描述符并处理对应的包.
由于包描述符被累积到了DSP核的LL2中,DSP核读取它们的时间大大的减少了.
KeyStone系列的器件中,可访问硬件队列的主模块包括:所有DSP核所有包含PacketDMA的主模块QMSS(QueueManagerSubsystem)SRIO(SerialRapidIO)PA(EthernetPacketAccelerator)FFTC(FFTCoprocessor,仅部分器件支持)AIF2(AntennaInterface2,仅部分器件支持)ZHCA588KeyStoneDSP上的MulticoreNavigator的性能5BCP(BitCoProcessor,仅部分器件支持)PacketDMA是专门用来做基于包的数据传输的DMA(DirectMemoryAccess)引擎.
传统的EDMA的传输请求通过参数表(ParameterRAM)来定义;而PacketDMA传输请求由包描述符定义,而包描述符可以挂到某个硬件队列上.
另外,EDMA支持最大3维的数据块传输,而且数据块之间的偏移可配;而PacketDMA仅支持1维线性数据块传输.
本文讨论QMSS和PacketDMA的性能,提供在各种条件下测试得到的性能数据,并讨论一些影响MulticoreNavigator性能的因素.
如果没有特殊说明,本文中的性能数据是在1GHz的C6678评估板上的实测结果.
评估板上的DDR是1333MTS64-bit位宽.
同系列的其它器件性能可能会稍有差别,但应该基本类似.
2QMSS的性能QMSS的主要性能指标包括PUSH,POP操作开销,队列挂起中断的时延,描述符累积的时延,描述符回收的时延.
2.
1PUSH操作的开销下面是PUSH性能测试的伪代码:startTSC=TimeStampCount;for(i=0;iREG_D_Descriptor=uiDescriptor[i];//PUSH}AverageCycles=(TimeStampCount-startTSC)/Number_of_Descriptors;表1是在C6678上的测试结果.
表1各种PUSH操作的开销numberofdescriptors通过不同区域PUSH消耗的DSP核时钟周期数队列管理寄存器空间队列管理VBUSM空间512151425615131281411641473212116101861471ZHCA5886KeyStoneDSP上的MulticoreNavigator的性能271161根据以上测试结果,一个PUSH操作在不同情况下可能消耗1到15个DSP核时钟周期.
PUSH操作对主模块来说实际上是写操作,DSP核可以在把写的数据丢给写缓冲区后就立即返回.
在写缓冲区满之前,DSP核不会停等,这就是只PUSH几个描述符的情况;而当很多描述符被一次性PUSH时,在写缓冲区满了之后,DSP核需要停等,直到之前写的数据被队列管理器处理而腾出了缓冲区空间为止.
在这种情况下,DSP核每次PUSH停等的时间实际上就是队列管理器处理一个PUSH操作的时间,根据以上测试,它大概是15个DSP核时钟周期.
由此我们可以得出一个结论,如果一个主模块连续以大于15个DSP核时钟周期的速度做PUSH操作,它不会为PUSH操作停等;否则,它可能要停等1到15个DSP核时钟周期.
2.
2POP操作的开销下面是POP性能测试的伪代码:startTSC=TimeStampCount;for(i=0;iREG_D_Descriptor;//POP}AverageCycles=(TimeStampCount-startTSC)/Number_of_Descriptors;表2是在C6678上的测试结果.
表2各种POP操作的开销numberofdescriptors通过不同区域POP消耗的DSP核时钟周期数队列管理寄存器空间队列管理VBUSM空间51245872564587128458764458732458716458784587446872478814788ZHCA588KeyStoneDSP上的MulticoreNavigator的性能7根据以上测试结果,一个POP操作至少需要45个DSP核时钟周期.
POP消耗的周期数比PUSH大很多,因为POP实际上是读操作,主模块必须等队列管理器返回数据.
如果有多个包描述符需要POP,累积器可以被用来把包描述符从硬件队列中"累积"到DSP核的本地存储器,而DSP核再从它的本地存储器中读取包描述符,这样读一个描述符只需要消耗DSP核大概5个时钟周期,节约了至少40个时钟周期.
2.
3通过不同区域访问队列队列管理器提供了多个区域(或者说是窗口)供主模块访问硬件队列.
它们包括:1.
通过VBUSP配置总线的寄存器类型的访问(仅DSP核支持)2.
通过VBUSM数据总线的数据类型的访问区域它们被映射到不同地址,从主模块的角度说,访问不同的区域的区别仅仅是用不同的地址访问.
VBUSP配置总线和VBUSM数据总线不同,只有DSP核可以用VBUSP总线,所有的主模块都可以用VBUSM总线.
根据以上测试结果,通过VBUSM总线PUSH比通过VBUSP停等的时间少,因为通过VBUSM的写缓冲区更深;但通过VBUSP总线POP比较快,因为VBUSP的读时延较小.
如果没有特殊说明,在本文提到的所有测试中,DSP核都是通过VBUSM区域PUSH,而通过VBUSP区域POP.
如果DSP核往一个队列里PUSH包描述符,而另一个PacketDMA从这个硬件队列里POP包描述符,DSP核应该用VBUSM区域来PUSH包描述符,这样可以避免潜在的竞争风险,例如,对以下顺序的操作:1.
DSP核通过VBUSM往位于DDR的包缓冲区写数据,2.
DSP核把相应的包描述符通过VBUSPPUSH给PacketDMA,3.
PacketDMAPOP包描述符,4.
PacketDMA从位于DDR的包缓冲区中读取数据.
由于DSP核通过不同的总线写数据和包描述符,有可能包描述符比数据先到达,而导致PacketDMA读到包描述符时数据还没有更新.
如果DSP核通过相同的VBUSM总线写数据和包描述符,就可以避免这种问题.
另外一个避免这种竞争风险的方法是在PUSH包描述符之前使用MFENCE指令来确保写的数据已经到达目的地.
关于MFENCE指令的详细信息,请参阅"TMS320CC66xCPUandInstructionSetReferenceGuide(sprugh7)".
ZHCA5888KeyStoneDSP上的MulticoreNavigator的性能2.
4使用外部链接RAMQMSS中包含一个内部的链接RAM,如果用户系统中需要的包描述符超过内部链接RAM支持的数目,则可以用其它的RAM,包括LL2(LocalLevel2memory),SL2(SharedLevel2memory),DDR(DoubleDataRateexternalmemory)来存放更多的链接表项.
队列管理器访问外部链接RAM的开销比访问它的内部链接RAM的开销大.
通常,用DDR做外部链接RAM的效率很低,因为DDR适合大块连续的访问,而链接表项的访问比较离散;用LL2的性能比较好,但LL2相对较小;所以一般用SL2比较合适.
在本文提到的测试中,都是用SL2做为外部链接RAM.
表3比较了用外部链接RAM和用内部链接RAM时DSP核做PUSH/POP操作消耗的时钟周期数.
表3用外部链接RAM和内部链接RAM时PUSH/POP开销的比较numberofdescriptorsPUSHPOP内部链接RAM外部链接RAM内部链接RAM外部链接RAM512141445100256131345100128111145996477459932114598161145968114592411468621147741115048根据以上测试结果,对PUSH操作而言,我们看不出用外部链接RAM的明显区别;而对POP操作,用外部链接RAM会增加大概50个时钟周期的开销.
和前面章节介绍的一样,累积器可以用来帮DSP核节省POP操作的开销.
在本文中,如无特殊说明,测试都是用的内部链接RAM.
2.
5队列挂起中断的时延队列管理器可以监测一些硬件队列,如果它们非空,则可以给其它主模块产生一个队列挂起的中断.
下面是队列挂起中断的时延测试的伪代码:……startTSC=TimeStampCount;queueRegs->REG_D_Descriptor=uiDescriptor;//pushtoanemptyqueueasm("IDLE");//waitforthequeuependinginterruptdelay=intTSC-startTSC;……ZHCA588KeyStoneDSP上的MulticoreNavigator的性能9interruptvoidQueuePendISR()//queuependingInterruptServiceRoutine{intTSC=TimeStampCount;//savetheTimeStampCountwhentheinterrupthappens……}在C6678评估板上测得的时延大约是130个DSP核时钟周期.
2.
6描述符累积的时延为了解决DSP核在POP操作时停等时间长的问题,QMSS内集成了若干个微控制器(PDSP,不同器件内集成的个数可能不一样).
用户可配置PDSP,让它监测某些队列,当队列中有包描述符时,PDSP把它POP出来,把包描述符的指针写到一个累积缓冲区中.
累积缓冲区的位置和大小可配,通常把累积缓冲区放在DSP核的LL2中.
当PDSP填满累积缓冲区时可以给对应的DSP核产生一个中断事件,DSP核在中断服务程序中读取累积缓冲区中的包描述符并处理对应的包.
由于包描述符被累积到了DSP核的LL2中,根据前面的测试结果,DSP核读取它们的时间大概会节省40个时钟周期.
PDSP中加载不同的固件时,它支持的功能不一样.
Acc48固件监测最多32个高优先级队列,并且监测最多512(16x32)个低优先级队列;Acc32固件监测最多32个队列;Acc16固件最多监测512(16x32)个队列.
从包描述符PUSH到被监测队列到累积中断完成之间的时延的大小取决于PDSP监测的队列个数,以及这些队列的繁忙程度.
本文介绍的测试是最简单的情况,即,PDSP仅监测一个队列,而且仅测量累积一个包描述符的时延.
下面是描述符累积的时延测试的伪代码:SetupISR(InterruptServiceRoutine)forAccumulationinterruptSetupaccumulationfunctionofPDSP……startTSC=TimeStampCount;queueRegs->REG_D_Descriptor=uiDescriptor;//pushtoanemptyqueueasm("IDLE");//waitforthequeuependinginterruptdelay=intTSC-startTSC;……interruptvoidQueueAccumulationISR()//accumulationInterruptServiceRoutine{intTSC=TimeStampCount;//savetheTimeStampCountwhentheinterrupthappens……}表4是在C6678上多次测量的平均值.
ZHCA58810KeyStoneDSP上的MulticoreNavigator的性能表4平均描述符累积时延FirmwareCyclesAcc48Highprioritychannel2953Lowprioritychannel7875Acc322841Acc161862这个时延看起来比较大,但在PDSP累积包描述符时,DSP核可以做其它工作.
所以,这个方法比较适合于大量的对时延不敏感的包的处理.
而对时延要求很紧的包,我们最好用查询方式或队列触发中断方式来监测它,而不要用累积器.
2.
7描述符回收的时延通常,用DSP核软件回收一个包描述符的过程是:1,解析包描述符中的"returnqueuenumber","returnpolicy"和"returnpushpolicy"域,2,把包描述符PUSH到解析出来的"returnqueue".
为了节省DSP核软件的开销,PDSP提供了描述符回收的功能,可以省掉上述DSP核的第1步操作.
使用PDSP的描述符回收功能时,DSP核软件只需要把包描述符PUSH到PDSP监测的一个队列就可以了,PDSP监测的回收队列是可选的,当有任何包描述符进入这个回收队列时,PDSP会根据包描述符里的"returnqueuenumber","returnpolicy"和"returnpushpolicy"域的配置把这个包描述符PUSH到相应的队列.
由于这个回收功能是由PDSP固件实现的,一个包描述符从被PUSH到回收队列到PDSP把它返回到最终的空闲队列的时延主要由PDSP的繁忙程度决定.
我们仅测试最简单的情况,即PDSP仅做描述符回收一件事.
下面是描述符回收的时延测试的伪代码:SetupreclamationfunctionofPDSP……startTSC=TimeStampCount;queueRegs->REG_D_Descriptor=uiDescriptor;//pushuseddescriptortoreclamationqueuewait/pollthedescriptorintheFDQ(destinationqueue)delay=TimeStampCount-startTSC;这种情况下在C6678上测得的时延大概是900个时钟周期.
这个方法适合于回收大量包描述符,而且对回收时间没有严格要求.
如果包描述符需要很快被回收再用,那还是用常规的方法比较保险.
ZHCA588KeyStoneDSP上的MulticoreNavigator的性能112.
8其它队列操作的性能考虑DSP核写读全部包描述符内容需要消耗比较大的时钟周期.
对大部分应用,DSP核可以在初始化阶段给描述符所有域赋初值,而运行时仅写读很少的域(如包大小).
由于host类型的包的描述符和包缓冲区是可以分开的,通常它们在存储器中不是连续存放的.
分别访问描述符和包缓冲区引入了额外的开销,尤其是当它们在可cache空间时(需要做cache一致性维护).
而monolithic类型的包的描述符和包缓冲区是在一起的.
总的来说,host类型的包提供了比较好的灵活性,但monolithic类型的包在存储器访问性能方面更好.
用户需要综合考虑这些因素来选择合适的包类型.
如果包描述符是在可cache的SL2或DDR存储器空间,软件往往需要维护它的cache一致性.
Host类型的包描述符通常只有32到64字节,往往不能充分利用64字节的L1Dcache或128字节的L2cache行,为了比较小的包描述符来做cache一致性维护往往不划算.
因此,对比较小的包描述符,可以尽量把它们放到LL2存储器,这样就不用做cache一致性维护了.
3PacketDMA的性能PacketDMA的性能是在环回模式下测得的,也就是说,发送的包被环回到接收端.
下面是PacketDMA性能测试的伪代码:SetupPacketDMAinloopbackmode……for(different_packet_size){Preparepacketsfortransfer;startTSC=TimeStampCount;for(number_of_channels)pushdescriptorofapackettotheTXqueueofthechannel;wait/pollthepacketsintheRXqueue;delay=TimeStampCount-startTSC;throughput=total_data_size/delay;}3.
1PacketDMA传输的额外开销本文中,PacketDMA传输的额外开销被定义为传输最小单元(1个字)所需的时间,即从包被PUSH到发送队列到从接收队列读出包之间的时间.
在C6678上测得的PacketDMA传输的额外开销大概是600个时钟周期.
传输额外开销对小包传输来说是个大问题.
对于小包传输,用户需要综合考虑来决定使用DMA还是DSP核直接拷贝.
ZHCA58812KeyStoneDSP上的MulticoreNavigator的性能3.
2PacketDMA吞吐量图2是在1GHzC6678的QMSSPacketDMA上测得的单通道传输不同大小的包的吞吐量.
QMSSPktDMAthroughput01002003004005006007008009001000110012001300010242048307240965120614471688192PacketSize(Bytes)Bandwidth(MB/s)hostpacketLL2->LL2monopacketLL2->LL2hostpacketLL2->SL2monopacketLL2->SL2hostpacketLL2->DDRmonopacketLL2->DDRhostpacketSL2->LL2monopacketSL2->LL2hostpacketSL2->DDRmonopacketSL2->DDRhostpacketDDR->LL2monopacketDDR->LL2hostpacketDDR->SL2monopacketDDR->SL2图2QMSSPacketDMA单通道吞吐量由于额外开销固定,包越大,带宽利用率就越高.
包缓冲区的位置对吞吐量的影响不大,PacketDMA访问LL2比SL2稍快一点,访问SL2比DDR稍快一点.
包类型对吞吐量的影响也不大,monolithic类型的包稍好一点.
PacketDMA有全双工的128比特的总线,速率是DSP核的1/3,在1GHzDSP上,PacketDMA的理论带宽是128/8*1000/3=5333MB/s.
以上测试得到的吞吐量远小于理论带宽,这是因为这个测试中只用了一个通道.
ZHCA588KeyStoneDSP上的MulticoreNavigator的性能13PacketDMA支持多通道,通道之间基于优先级进行调度.
由于PacketDMA需要周期性的轮询每一个通道,如果只有一个通道传输数据是不能充分利用带宽的,因为PacketDMA在轮询没有使用的通道时总线可能会空闲.
使用的通道数越多,则总线带宽的利用率越高.
图3是在1GHzC6678的QMSSPacketDMA上测得的同时使用多个通道时测得的总吞吐量.
QMSSPktDMAtotalthroughputwithmultiplechannels,LL2->LL20500100015002000250030003500400045005000010242048307240965120614471688192Size(Bytes)Bandwidth(MB/s)8Channels4Channels2Channels1Channel图3QMSSPacketDMA多通道总吞吐量以上测试结果说明4个通道就可以充分利用总线带宽.
而通道数更多时,总吞吐量受总线带宽的限制.
3.
3PacketDMA和EDMA对比KeyStone系列DSP中有多个PacketDMA传输引擎,这些PacketDMA引擎并不完全相同.
图4比较了1GHzC6678上不同PacketDMA通道和一个EDMA通道在两个DSP核的LL2之间传输数据的吞吐量.
ZHCA58814KeyStoneDSP上的MulticoreNavigator的性能SingleChannelPktDMAv.
s.
EDMA,LL2->LL20500100015002000250030003500400045005000010242048307240965120614471688192Size(Bytes)Bandwidth(MB/s)EDMASRIOPktDMAQMSSPktDMAPASSPktDMA图4单通道PacketDMA与EDMA的比较上图说明,一个QMSSPacketDMA的吞吐量和一个PASS(PacketAcceleratorSubSystem)PacketDMA的吞吐量类似;它们大概是一个SRIOPacketDMA通道吞吐量的一半.
而这些PacketDMA通道的吞吐量比一个EDMA通道的吞吐量小很多,一个EDMA通道就可以充分利用总线的带宽.
总的来说,PacketDMA提供了灵活的包传输方式,它的吞吐量也应该能满足大部分应用的需求.
PacketDMA单通道的吞吐量不能充分利用总线和存储器系统的带宽.
对于需要巨大吞吐量的应用,EDMA可能是比较好的选择.
参考文献1.
KeyStoneArchitectureMulticoreNavigatorUserGuide(SPRUGR9)2.
TMS320C66xDSPCorePacUserGuide(SPRUGW0)3.
KeyStoneArchitectureEnhancedDirectMemoryAccess(EDMA3)ControllerUserGuide(SPRUGS5)4.
TMS320CC66xCPUandInstructionSetReferenceGuide(sprugh7)重重要要声声明明德州仪器(TI)及其下属子公司有权根据JESD46最新标准,对所提供的产品和服务进行更正、修改、增强、改进或其它更改,并有权根据JESD48最新标准中止提供任何产品和服务.
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