逻辑触发器的作用

1实验一集成逻辑门电路逻辑功能的测试一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法.
2、掌握各种TTL门电路的逻辑功能.
二、实验原理门电路是数字逻辑电路的基本组成单元,门电路按逻辑功能可分为:与门、或门、非门及与非门、或非门、异或门、同或门、与或非门等.
若按照电路结构组成的不同,可分为分立元件门电路、CMOS集成门电路、TTL集成门电路等.
各种集成门电路通常都封装在集成芯片内.
常用集成门电路的引脚排列图如下,这些集成电路的封装形式均为双列直插式.
双列直插式集成电路的右下方通常是地线GND,左上方引脚一般是电源线Vcc,其它引脚的用途如图中门电路的符号所示,每个集成电路都有自己的代号,与代号对应的名称形象地说明了集成电路的用途.
如:74LS00是二输入端四与非门,它说明这个集成电路中包含了四个二输入端的与非门.
2三、实验仪器及设备1、数字逻辑实验箱1台2、元器件:74LS08(二输入端四与门)、74LS32(二输入端四或门)、74LS04(六反相器)、74LS00(二输入端四与非门)、74LS20(四输入端二与非门)、74LS86(二输入端四异或门)、CD4002(四输入端二或非门)各1片;导线若干四、实验内容1.
测试74LS08(二输入端四与门)的逻辑功能(1)熟悉74LS08二输入端四与门管脚排列外引线分布如图a所示.
(2)测试与门逻辑功能:将74LS08芯片正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS08芯片中选一个与门,如由123脚组成,将两输入端(1脚和2脚)用导线与数字逻辑实验箱的逻辑开关相连,输出端(3脚)接发光二极管,7脚接地线,14脚接+5V电源.
当输出端为高电平时,发光二极管亮;当输出端为低电平时,发光二极管不亮.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
2.
测试74LS32(二输入端四或门)的逻辑功能(1)熟悉74LS32二输入端四或门管脚排列外引线分布如图d所示.
(2)测试或门逻辑功能:将74LS32正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS32芯片中选一个或门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
3.
测试74LS04(六反相器)的逻辑功能(1)熟悉74LS04六反相器的管脚排列外引线分布如图a所示.
(2)测试74LS04(六反相器)的逻辑功能.
将74LS04正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS04中选一个非门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
34.
测试74LS00(二输入端四与非门)的逻辑功能(1)熟悉74LS00二输入端四与非门的管脚排列外引线分布如图a所示.
(2)测试74LS00(二输入端四与非门)的逻辑功能.
将74LS00芯片正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS00芯片中选一个与非门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
5.
测试74LS20(四输入端二与非门)的逻辑功能(1)熟悉74LS20四输入端二与非门的管脚排列外引线分布如图b所示.
(2)测试74LS20(四输入端二与非门)的逻辑功能.
将74LS20芯片正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS20芯片中选一个与非门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
6.
测试74LS86(二输入端四异或门)的逻辑功能(1)熟悉74LS86二输入端四异或门的管脚排列外引线分布如图a所示.
(2)测试74LS86(二输入端四异或门)的逻辑功能.
将74LS86芯片正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在74LS86芯片中选一个异或门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
7.
测试CD4002(四输入端二或非门)的逻辑功能(1)熟悉CD4002四输入端二或非门的管脚排列外引线分布如图c所示.
(2)测试CD4002(四输入端二或非门)的逻辑功能.
将CD4002芯片正确插入面包板,并注意识别第1脚位置(集成块正面放置且缺口向左,则左下角为第1脚).
在CD4002芯片中选一个或非门,输入端通过逻辑开关接高、低电平,输出端接发光二极管.
输入不同的信号组合,记录相应的输出逻辑电平,填入表一.
4五、实验记录输出输入74LS0874LS3274LS0474LS0074LS2074LS86CD4002ABY=ABY=A+BY=AY=ABY=ABY=ABY=BA+00011011六、实验预习要求1、熟悉各测试电路,了解测试原理及测试方法.
2、熟悉集成门电路的外引线排列.
七、实验报告总结与门、或门、非门、与非、或非门、异或的逻辑规律.
1实验二TTL集成门电路的逻辑功能与参数测试一、实验目的1.
熟悉数字电路实验箱的结构、基本功能和使用方法.
2.
掌握TTL集成电路的使用规则.
3.
掌握TTL集成与非门的逻辑功能和主要参数的测试方法.
二、实验原理TTL与非门具有较高的工作速度、较强的抗干扰能力、较大的输出幅度和负载能力等优点,因而得到了广泛的应用.
本实验采用四输入双与非门74LS20,即在一个集成块内含有两个互相独立的与非门,每个与非门有四个输入端.
其逻辑符号及引脚排列如图1(a)(b)所示.
图174LS20逻辑符号及引脚排列1.
与非门的逻辑功能与非门的逻辑功能是:当输入端中有一个或一个以上是低电平时,输出端为高电平;只有当输入端全为高电平时,输出才是低电平.
其逻辑表达式为:=ABY2.
TTL与非门的主要参数(1)低电平输出电源电流CCLI和高电平输出电源电流CCHI与非门处于不同的工作状态,电源提供的电流是不同的.
CCLI是指所有输入端悬空,输出端空载时,电源提供器件的电流.
CCHI是指输出端空载,每个门各有一个以上的输入端接地,其余输入端悬空,电源提供给器件的电流.
它们的大2小标志着器件静态功耗的大小.
CCLI和CCHI测试电路如图2(a)(b)所示.
(2)低电平输入电流iLI和高电平输入电流iHI低电平输入电流iLI是指被测输入端接地,其余输入端悬空,输出端空载时,由被测输入端流出的电流值;iHI是指被测输入端接高电平,其余输入端接地,输出端空载时,流入被测输入端的电流值.
iLI和iHI的测试电路如图2(c)(d)所示.
图2TTL与非门静态参数测试电路图(3)扇出系数oN扇出系数oN是指门电路能驱动同类门的个数,它是衡量门电路负载能力的一个参数,TTL与非门有两种不同性质的负载,即灌电流负载和拉电流负载,因此有两种扇出系数,即低电平扇出系数OLN和高电平扇出系数OHN.
通常OHN>OLN,故常以OLN作为门的扇出系数.
的测试电路如图3所示.
图3扇出系数测试电路图4传输特性测试电路(4)电压传输特性门的输出电压oV随输入电压iV而变化的曲线称为门的电压传输特性,通常它可读得门电路的一些重要参数.
测试电路如图4所示,采用逐点测试法,即调节wR,逐点测得oV及iV,然后绘成曲线.
33.
TTL集成电路使用规则(1)插集成块时,要认清定位标记,不得插反.
(2)使用电源电压范围为+4.
5V~+5.
5V.
实验中要求使用CCV=+5V.
电源极性绝对不允许接错.
(3)闲置输入端处理方法*悬空,相当于正逻辑"1",对于一般小规模集成电路的数据输入端,实验时允许悬空处理.
但易受外界干扰,导致电路的逻辑功能不正常.
因此,对于接有长线的输入端,中规模以上的集成电路和使用集成电路教多的复杂电路,所有控制输入端必须按逻辑要求接入电路,不允许悬空.
*直接接电源电压VCC(也可以串入一只1∽10KΩ的固定电阻)或接至某一固定电压(+2.
4V≤V≤4.
5V)的电源上,或与输入端为接地的多余与非门的输出端相接.
*若前级驱动能力允许,可以与使用的输入端并联.
(4)输入端通过电阻接地,电阻值的大小将直接影响电路所处的状态.
当R≤0.
5KΩ时,输入端相当于逻辑"0";当R≥2KΩ时,输入端相当于逻辑"1".
对于不同系列的器件,要求的阻值不同.
(5)输出端不允许并联使用(三态门和OC门除外).
否则不仅会使电路逻辑功能混乱,并会导致器件损坏.
(6)输出端不允许直接接电源CCV、不允许直接接地,否则会损坏器件.
三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:直流毫安表、直流微安表、直流电压表、74LS20*2、1K、10K电位器、200Ω电阻四、实验内容1.
验证TTL集成与非门的逻辑功能.
按图5接线,门的四个输入端接逻辑电平开关输出插口,以提供"0"、"1"电平信号.
门的输出端接有LED发光二极管组成的逻辑电平显示器的显示插口,LED亮为逻辑"1",灭为逻辑"0".
按表1的真值表逐个测试集成块中两个与非门的逻辑功能.
4图5与非门逻辑功能测试电路2.
74LS20主要参数的测试(1)分别按图2、3接线并进行测试,将测试结果记入表2中.
(2)按图4接线,调节电位器wR使从0V向高电平变化,逐点测量oV和iV的对应值,记入表3中.
五、实验记录:表1输入输出ABCD1Y2Y00000001001000110100010101100111100010011010101111001101111011115表2CCLI(mA)CCHI(mA)iLI(mA)OLI(mA)oN表3iV(V)00.
20.
40.
60.
81.
01.
52.
02.
53.
03.
5…oV(V)六、实验预习要求1.
了解TTL与非门主要参数的定义和意义.
2.
熟悉各测试电路,了解测试原理及测试方法.
3.
熟悉TTL与非门74LS20的外引线排列.
4.
自拟实验步骤和数据表格.
七、实验报告1.
记录、整理实验结果,并对结果进行分析.
2.
画出实测的电压传输特性曲线,并从中读出个有关参数值.
1实验三CMOS集成逻辑门的逻辑功能与参数测试一、实验目的l.
掌握CMOS集成门电路的逻辑功能和器件的使用规则.
2.
学会CMOS集成门电路主要参数的测试方法二、实验原理1.
CMOS集成电路是将N沟道MOS晶体管和P沟道MOS晶体管同时用于一个集成电路中,成为组合二种沟道MOS管性能的更优良的集成电路,CMOS集成电路的主要优点是:(1)功耗低,其静态工作电流在910A数量级,是目前所有数字集成电路中最低的,而TTL器件的功耗则大得多.
(2)高输入阻抗,通常大于1010Ω,远高于TTL器件的输入阻抗.
(3)接近理想的传输特性,输出高电平可达电源电压的99.
9%以上,低电平可达电源电压的0.
1%以下,因此输出逻辑电平的摆幅很大,噪章容限很高.
(4)电源电压范围广,可在+3V~+18V范围内正常运行.
(5)由于有很高的输入阻抗,要求驱动电流很小,约0.
1uA,输出电流在+5V电源下约为500uA,远小于TTL电路,如以此电流来驱动同类门电路,其扇出系数将非常大.
在一般低频率时,无需考虑扇出系数,但在高频时,后级门的输入电容将成为主要负载,使其扇出能力下降,所以在较高频率工作时,CMOS电路的扇出系数一般取10—20.
2.
CMOS门电路逻辑功能尽管CMOS与TTL电路内部结构不同,但它们的逻辑功能完全一样.
本实验将测定与门CC408l,或门CC4071,与非门CC401l,或非门CC400l的逻辑功能.
3.
CMOS与非门的主要参数CMOS与非门主要参数的定义及测试方法与TTL电路相仿,从略.
4.
CMOS电路的使用规则由于CMOS电路有很高的输入阻抗,这给使用者带来一定的麻烦,即外来的干扰信号很容易在一些悬空的输入端上感应出很高的电压,以至损坏器件.
2CMOS电路的使用规则如下:(1)DDV接电源正极,SSV接电源负极(通常接地),不得接反.
CC4000系列的电源允许电压在+3~+18V范围内选择,实验中一般要求使用+5~+15V.
(2)所有输入端一律不准悬空闲置输入端的处理方法:按照逻辑要求,直接接DDV(与非门)或接SSV(或非门);在工作频率不高的电路中,允许输入端并联使用.
(3)输出端不允许直接与DDV或SSV连接,否则将导致器件损坏.
(4)在装接电路,改变电路连接或插、拔电路时,均应切断电源,严禁带电操作.
(5)焊接、测试和储存时的注意事项:电路应存放在导电的容器内,有良好的静电屏蔽;焊接时必须切断电源,电烙铁外壳必须良好接地,或拔下烙铁,靠其余热焊接;所有的测试仪器必须良好接地.
三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:直流毫安表、直流微安表、直流电压表、CC4011、CC4001、CC4071、CC4081、电位器100K、电阻1K四、实验内容1.
CMOS与非门CC4011参数测试(方法与TTL电路相同)(1)测试CC4011一个门的CCLI、CCHI、iLI、OLI(2)测试CC4011一个门的传输特性(一个输入端作信号输入,另—个输入端接逻辑高电平)2.
验证CMOS各门电路的逻辑功能,判断其好坏.
验证与非门CC4011、与门CC4081、或门CC4071及或非门CC4001的逻辑功能.
以CC4011为例:测试时,选好某一个14P插座,插入被测器件,其输入端A、B接逻辑开关的输出插口,其输出端Y接至逻辑电平显示器输入插口,拨动逻辑电平开关,逐个测试各门的逻辑功能,并记入自制的表中.
3五、实验记录CCLI(mA)CCHI(mA)iLI(mA)OLI(mA)oN六、实验预习要求1.
熟悉实验用各集成门引脚功能.
2.
画出各实验内容的测试电路与数据记录表格.
3.
画好实验用各门电路的真值表表格.
4.
各CMOS门电路闲置输入端如何处理七、实验报告l.
整理实验结果、,用坐标纸画出传输特性曲线.
2.
根据实验结果,写出各门电路的逻辑表达式,并判断被测电路的功能好坏.
1实验四组合逻辑电路一、实验目的1.
学会组合逻辑电路的实验分析及其设计方法.
2.
验证半加器、全加器的逻辑功能.
二、实验原理按照逻辑电路的不同特点,常把数字电路分成两大类:一类叫组合逻辑电路,一类叫时序逻辑电路.
组合逻辑电路在任一时刻的输出状态只决定于该时刻各输入状态的组合,而与电路的原状态无关.
通常组合逻辑电路由门电路组合而成.
分析组合逻辑电路的目的是为了确定已知电路的逻辑功能,或者检查电路设计是否合理.
分析组合逻辑电路时首先根据已知的逻辑图,从输入到输出逐级写出逻辑函数表达式;然后利用公式法或卡诺图法化简逻辑函数表达式;最后列真值表,确定其逻辑功能.
设计组合逻辑电路的任务是根据已知逻辑问题,画出满足任务要求的逻辑电路图.
组合逻辑电路的设计,通常以电路简单,器件最少为目标.
首先应分析实际问题所要求的逻辑功能,确定输入量和输出量,然后列出符合输入、输出关系的真值表,根据真值表写出逻辑函数的表达式并化简成最简式,按照最简逻辑函数的表达式画出逻辑电路图.
三、实验仪器及设备1、数字逻辑实验箱1台2、元器件:74LS20*4(四输入端2与非门),74LS00*1(二输入端4与非门),74LS08*1,74LS32*1,导线若干四、实验内容1.
测试图1电路的逻辑功能按图1接线.
按表1要求输入信号,测出相应的输出逻辑电平,并填入表中.
分析电路的逻辑功能,写出逻辑表达式.
2图1图22.
测试用异或门、非门和与或非门组成的电路的逻辑功能按图2接线.
按表2要求输入信号,测出相应的输出逻辑电平,并填入表中.
分析电路的逻辑功能,写出逻辑表达式.
3.
根据要求自行设计逻辑电路,要求画出逻辑电路图,列真值表并验证其逻辑功能.
(1)有一个车间,有红、黄两故障指示灯,用来表示三台设备的工作情况.
当有一台设备出现故障时,红灯亮;若三台设备都出现故障时,红灯、黄灯都亮.
试用与非门设计一个控制灯亮的逻辑电路.
分析提示:设Y为红灯,G为黄灯,以1代表灯亮,0代表灯不亮,其逻辑表达式:Y=BCACABG=ABCCBACBACBA根据公式得到参考逻辑电路图3.
根据分析提示并结合参考电路图,设计出自已的电路,在实验箱上将电路连接完成.
自拟表格记录之.
3图3(2)三人表决电路(74LS08一片,74LS32一片)三人表决一件题案,若2人以上通过,输出为1,表示题案通过,否则输出为0,表示题案被否决.
设A、B、C三人表决,1为同意,0为否决,F为输出.
自拟表格记录之.
五、实验记录表1ABSC000110114表2输入输出nAnB1nCnSnC000001010011100101110111六、实验预习要求1.
熟悉门电路工作原理及相应的逻辑表达式.
2.
熟悉数字集成块的引线位置及引线用途.
3.
预习组合逻辑电路的分析、设计步骤.
七、实验报告1.
整理实验结果,填入相应表格中,写出逻辑表达式,并分析各电路的逻辑功能.
2.
总结用实验来分析组合逻辑电路功能的方法.
1实验五译码器、数据选择器及其应用一、实验目的1.
掌握中规模集成译码器、数据选择器的逻辑功能和使用方法.
2.
了解译码器的应用.
3.
学习用数据选择器构成组合逻辑电路的方法.
二、实验原理1.
译码器是将输入的具有特定含义的二进制代码翻译成输出信号的不同组合,实现电路控制功能的逻辑电路.
译码器在数字系统中应用广泛,可用于代码的转换、终端数字的显示、数据的分配等等.
译码器可分为变量译码器和显示译码器.
74LS138是目前常用的三线——八线译码器(变量译码器),它有三根输入线,可以输入三位二进制数码,共有八种状态组合,即可译出8个输出信号.
管脚图如图1所示.
该集成芯片共有16个引脚,其中8脚应接地线,16脚接+5V电源,脚0A、1A、2A为二进制编码输入端(2A为高位,0A为低位);0Y~7Y为译码输出端(7Y为高位,0Y为低位),1E、AE2、BE2为信号输入允许端,也称使能端.
AE2、BE2为低电平有效(图中用管脚处的圆圈来表示低电平有效),1E为高电平有效.
只有信号输入允许端有效时输入的信号才有效,才可能实现译码.
74LS138的功能见表一.
图174LS138管脚和符号图2表一74LS138的逻辑功能输入输出1EAE2+BE22A1A0A0Y1Y2Y3Y4Y5Y6Y7Y*1***111111110****11111111100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111102.
74LS138可用作函数信号发生器,如图2所示,实现的逻辑函数是ABCCBACBACBAZ+++=图23.
数据选择器又叫"多路开关".
数据选择器在选择控制电位的控制下,从几个数据输入中选择一个并将其送到一个公共的输出端.
数据选择器的功能类似一个多掷开关,,如图3所示,图中有四路数据0D~3D,通过选择从控制信号1A、0A从四路数据中选中某一路数据送至输出端W.
数据选择器为目前逻辑设计中应用十分广泛的逻辑部件,它有2选1、4选31、8选1、16选1等类别.
8选1数据选择器74LS151:74LS151引脚排列如图3,功能如表二.
图374LS151引脚排列表二74LS151的逻辑功能输入输出E2A1A0AWW1***0100000D0D00011D1D00102D2D00113D3D01004D4D01015D5D01106D6D01117D7D选择控制端为2A~0A,按二进制译码,从8个输入数据0D~7D中,选择一个需要的数据送到输出端W,E为使能端,低电平有效.
(1)使能端E=1时,不论2A~0A状态如何,均无输出,多路开关被禁止.
4(2)使能端E=0时,多路开关正常工作,根据地址码2A、1A、0A的状态选择0D~7D中某一个通道的数据输送到输出端W.
如:2A1A0A=000,则选择0D数据到输出端,即W=0D如:2A1A0A=001,则选择1D数据到输出端,即W=1D4.
数据选择器的应用——实现逻辑函数如图4用8选1数据选择器74LS151实现逻辑函数BABCACABY++=图4用8选1数据选择器74LS151实现逻辑函数三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:74LS20、74LS138、74LS151各1片,导线若干四、实验内容1.
集成译码器的逻辑功能(1)验证三线——八线74LS138的逻辑功能译码器功能测试:参看74LS138的管脚排列图,将8脚应接地线,16脚接+5V电源,输出端0Y~7Y接发光二极管,1E、AE2、BE2接固定电平001,使译码器选通.
0A、1A、2A接逻辑电平开关,改变0A、1A、2A的开关状态,使之输入000~111共8种状态,观察发光二极管的变化,并记录实验结果.
使能端功能测试:观察1E、AE2、BE2为其它输入时,译码器被禁止的情况并记录实验结果.
,5(2)74LS138的应用——作函数发生器自行设计电路,用74LS138和74LS20实现函数Y=ABC+ABC+AB,将结果填入表三.
2.
数据选择器74LS151的逻辑功能(1)验证数据选择器74LS151的逻辑功能按图5接线,地址端2A、1A、0A、数据端0D~7D、使能端E接逻辑开关,输出端W接发光二极管,按74LS151功能表逐项测试,记录结果.
(2)用8选1数据选择器74LS151设计三输入多数表决电路,要求写出设计过程、画出接线图、验证逻辑功能.
图574LS151逻辑功能测试6五、实验记录输入输出(理论值)输出(实际值)ABCFF000001010011100101110111六、实验预习要求1.
复习译码器、数据选择器的工作原理.
2.
根据实验任务,画出所需的实验线路及记录表格.
七、实验报告1.
画出用74LS138和74LS20实现函数Y=ABC+ABC+AB的电路图.
2.
用8选1数数据选择器74LS151设计三输入多数表决电路,写出设计全过程、画出电路图.
3.
总结实验收获、体会.
1实验六触发器及其应用一、实验目的1.
掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能.
2.
熟悉各类触发器之间逻辑功能的相互转换方法.
二、实验原理触发器具有两个稳定状态,用以表示逻辑状态"1"和"0",在一定的外加信号的作用下,可以从一个稳定状态转变为另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器件,是组成时序逻辑电路的基本逻辑单元.
按逻辑功能的不同特点,触发器可分RS、JK、D、T触发器;按电路结构不同,又可分为基本RS触发器、同步RS触发器、主从型触发器、维持阻塞型触发器和边沿型触发器等.
1.
RS触发器:图1所示电路为由两个"与非"门交叉耦合而成的基本RS触发器,它是无时钟控制低电平直接触发的触发器,有直接置位、复位的功能,是组成各种功能触发器的最基本单元.
图1基本RS触发器2.
JK触发器:JK触发器是一种逻辑功能完善,通用性强的集成触发器,在结构上可分为主从型JK触发器和边沿型JK触发器,在产品中应用较多的是下降边沿触发的边沿型JK触发器.
JK触发器的逻辑符号如图2所示,它有三种不同功能的输入端.
第一种是直接置位、复位输入端,用DR和DS表示.
当DR=1、DS=0或DR=0、2DS=1时,触发器将不受其它输入端状态影响,使触发器强迫置"1"(或置"0"),如果不强迫触发器置"1"(或置"0"),则DR、DS都应置高电平.
第二种是时钟脉冲输入端,用来控制触发器触发翻转(或称作状态更新),用CP表示(在国家标准符号中称作控制输入端,用C表示),逻辑符号中CP端处若有小圆圈,则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转,若无小圆圈,则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转.
第三种是数据输入端,它是触发器状态更新的依据,用J、K表示.
JK触发器的特征方程为nnnQKQJQ+=+1本实验采用74LS112型双JK触发器,下降边沿触发的边沿触发器,是即在CP脉冲下降沿("1→0")触发翻转.
触发器的次态1+nQ取决于它的状态方程nnnQKQJQ+=+1,可见它具有置1、置0、保持和翻转四种功能.
其引脚排列如图2所示,其真值表见表一.
图274LS112管脚排列图3.
D触发器:在输入信号为单端的情况下,D触发器用起来极为方便,其特征方程为DQn=+1.
其状态的更新发生在CP脉冲的上升边沿,触发器的状态取决于CP脉冲到来之前D端的状态.
D触发器应用很广,具有计算、记忆和分频功能.
本实验中采用74LS74双D触发器其引脚排列如图3.
3图374LS74管脚排列图74LS74型双D触发器,是上升边沿触发的边沿触发器.
表二为其功能表.
它采用维持阻塞结构,是上升边沿触发的边沿触发器,即在CP脉冲上升沿("0→1")触发翻转.
触发器的次态取决于CP脉冲的上升来到之前D的状态,即DQn=+1.
由于电路具有维持阻塞作用,所以在CP=1期间,D端的状态变化不会影响触发器输出的状态.
DR和DS分别是直接置"0"和置"1"端.
当不需要直接置"0"和置"1"时,DR和DS都应置高电平.
表一JK触发器真值表表二D触发器真值表注:*任意态;↓高到低电平跳变;↑低到高电平跳变nQ现态;1+nQ次态;保持4.
触发器之间的转换输入输出DSDRCPJK1+nQ1+nQ01***1010***0100***11↓00nQnQ11↓101011↓010111↓11nQnQ11↑**nQnQ输入输出DSDRCPD1+nQ1+nQ01**1010**0100**11↑11011↑00111↓*nQnQ4在集成触发器的产品中,虽然每一种触发器都有固定的逻辑功能,但可以利用转换的方法得到其它功能的触发器.
如果把JK触发器的JK端连在一起(称为T端)就构成T触发器,状态方程为nnnQTQTQ+=+1在CP脉冲作用下,当T=0时1+nQ=nQ;T=1时,nnQQ=+1.
工作在T=1时的JK触发器称为T′触发器,即每来一个CP脉冲,触发器便翻转一次.
同样,若把D触发器的Q端和D端相连,便转换成T′触发器.
T和T′触发器广泛应用于计算电路中.
值得注意的是转换后的触发器其触发方式仍不变.
三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:74LS001片、74LS1124片、74LS741片、导线若干四、实验内容1.
基本RS触发器的逻辑功能测试按图1用与非门构成基本RS触发器,输入端R、S接逻辑开关,输出端Q、Q接电平指示器(发光二极管),按表3要求测试逻辑功能,观察并记录输出端Q的状态变化,总结基本RS触发器的逻辑功能.
2.
集成双JK触发器74LS112的逻辑功能测试(1)测试的DR、DS复位、置位功能任取74LS112芯片中一组J-K触发器,DR、DS、J、K端接逻辑开关,CP端接单次脉冲源,Q、Q端接电平指示器,参照表要求改变DR、DS、(J、K、CP处于任意状态),并在DR=0(DS=1)或DR=1(DS=0)作用期间任意改变J、K及CP的状态,观察Q、Q状态,记录实验结果.
(2)测试JK触发器的逻辑功能在DR=1,DS=1的情况下,按表三要求改变J、K、CP状态,观察Q、Q5状态变化,观察触发器状态更新是否发生在CP脉冲的下降沿(即CP由1→0),记录到表三.
3.
测试双D触器74LS74的逻辑功能(1)测试的复位DR、置位DS功能:测试方法同实验内容2的(1)(2)测试D触发器的逻辑功能按表四要求进行测试,并观察触发器状态更新的是否发生在CP脉冲的上升沿(即由0→1),记录并分析实验结果,判断是否与D触发器的工作原理一致.
4.
触发器的功能转换(1)将JK触发器转换成D、T、T′触发器,并测试其功能.
(2)将D触发器的D端和Q端相连,就转换为计数触发器T′.
CP端加点动正脉冲,观察Q端翻转次数和CP端输入脉冲个数之间的关系,把结果填入表五中.
其特性方程1+nQ=nQ图4JK触发器转换成D、T、T′触发器6图5D触发器转换成JK、T、T′触发器5.
竞赛抢答电路电路如图4所示.
图中1FF~4FF为四D四个边沿JK触发器74LS112,图中1S、2S、3S和4S为四个抢答开关,RS为主持人控制的复位开关.
抢答前主持人操作开关RS使抢答有效显示灯1LED~4LED熄灭,当1S~4S四人中有人抢答有效时,其对应的显示灯LED亮,此时其余的开关S不起作用,即其对应的显示灯LED灭.
1G为双4输入与非门74LS20,2G为双六反相器74LS04.
连接电路并进行操作,观测抢答器的工作情况.
图6四人智力竞赛抢答电路五、实验记录表一基本RS触发器的逻辑功能测试输入输出7RSnQ1+nQ0001001101010111表二JK触发器异步复位和置位端的测试CPJKDRDS1+nQ***01***10表三JK触发器的逻辑功能1+nQJKCPnQ=0nQ=1功能说明0→1001→00→1011→00→1101→00→1111→0表四D触发器的逻辑功能1+nQDCPnQ=0nQ=1功能说明00→181→00→111→0表五12345CP00→11→00→11→00→11→00→11→00→11→01+nQ0六、预习要求1.
复习基本RS触发器、JK触发器、D触发器的逻辑功能.
2.
熟悉触发器功能测试表格.
3.
掌握JK触发器和D触发器的真值表及其转换的基本方法.
七、实验报告1.
整理实验表格.
2.
总结触发器功能及测试方法.
3.
总结触发器之间的转换方法,画出实验中触发器转换原理图.
4.
分析抢答器的工作原理.
1实验七中规模集成计数器的应用一、实验目的1.
熟悉中规模集成电路计数器的功能及应用.
2.
进一步熟悉数字逻辑实验箱中的译码显示功能.
二、实验原理计数器是一种中规模集成电路,其种类有很多.
如果按照触发器翻转的次序分类,可分为同步计数器和异步计数器两种;如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种;如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种.
常用计数器均有典型产品,不须自己设计,只要合理选用即可.
本实验选用四位二进制同步计数器74LS161做计数器,该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器.
图1是它的逻辑符号,它除了具有二进制加法计数功能外,还具有预置数、清零、保持的功能.
图中LD是预置数控制端,0D、1D、2D、3D是预置数据输入端,rC是清零端,TCT、PCT是计数器使能控制端,0C是进位信号输出端,它的主要功能有:(1)异步清零功能若rC=0(输出低电平),则输出0Q1Q2Q3Q=0000,与其它输入信号无关,也不需要CP脉冲的配合,所以称为"异步清零".
(2)同步并行置数功能在rC=1,且LD=0的条件下,当CP上升沿到来后,触发器0Q1Q2Q3Q同时接收0D1D2D3D输入端的并行数据.
由于数据进入计数器需要CP脉冲的作用,所以称为"同步置数",由于4个触发器同时置入,又称为"并行".
(3)保持功能在rC=LD=1的条件下,TCT、PCT两个使能端只要有一个低电平,计数器将处于数据保持状态,与CP及0D1D2D3D输入无关.
(4)计数功能当rC=LD=TCT=PCT=1时,电路为四位二进制加法计数器.
在CP脉冲作用下,电路按自然二进制递加,状态变化在0000~1111间循环.
74LS1612的功能表详见表一所示.
表一74LS161的功能表清零预置使能时钟预置数据输出rCLDTCTPCTCP0D1D2D3D0Q1Q2Q3Q01111*0111****0**011*↑**↑****0D1D2D3D************00000Q1Q2Q3Q保持保持计数本实验所需计数器是十进制计数器,必须对74LS161外加适当的反馈电路构成十进制计数器,状态变化在0000~1001间循环.
用反馈的方法构成十进制计数器一般有两种形式,即反馈置零法和反馈置数法.
反馈置零法是利用清除端rC构成,即:当3Q2Q1Q0Q=1010(十进制数10)时,通过反馈线强制计数器清零,如图2(a)所示.
由于该电路会出现瞬间1010状态,会引起译码电路的误动作,因此很少被采用.
反馈置数法是利用预置数端LD构成,把计数器输入端D1D2D2D3全部接地,当计数器计到1001(十进制数9)时,利用3Q0Q反馈线使预置端LD=0,则当第十个CP到来时,计数器将0D1D2D3D=0置入计数器,这样迫使计数器重新从零计数,克服反馈置零法的缺点.
利用预置端LD构成的计数器电路如图2(b)所示.
图2用74LS161构成十进制计数器(a)反馈置零法(b)反馈置数法以上介绍的是一片计数器工作的情况.
在实际应用中,往往需要用多片计数3器构成多位计数器.
下面介绍计数器的级联方法,级联可分串行进位和并行进位两种.
二位十进制串行进位计数器的级联电路如图3所示,其缺点是速度较慢.
二位十进制并行进位(也称超前进位)计数器的级联电路如图4所示,后者的进位速度比前者大大提高.
图3串行进位式二位十进制计数器图4并行进位式二位十进制计数器三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:计数器:74LS161*2,74LS00*1,导线若干四、实验内容1.
测试74LS161的逻辑功能(计数、清除、置数、使能及进位等).
CP选用手动单次脉冲或1Hz正方波.
输出接发光二极管LED显示.
2.
用74LS161及辅助门电路实现十进制计数器,设计相应电路,自行拟出实验步骤.
分别安装并观察计数器的功能(用实验箱上的LED译码显示电路显示).
(1)利用74LS161的异步清零端实现十进制计数器;4(2)利用74LS161的同步置数端实现从0000开始的十进制计数器;(3)利用74LS161的同步置数端实现到1111结束的十进制计数器;(4)利用74LS161的同步置数端实现0001到1010的十进制计数器.
3.
设计并组装六十进制计数器.
要求当十位计数器数字为6时,显示器无显示.
五、预习要求1.
预习中规模集成计数器74LS161逻辑功能及使用方法.
2.
画出用74LS161及辅助门电路实现十进制计数器的实验电路图.
六、实验报告1.
整理实验测试结果,以N=10为例,分别画出实验电路图,列出计数状态顺序表,画出工作波形.
2.
总结74LS161的置零端和置数端的工作情况有何不同.
1实验八移位寄存器及其应用一、实验目的L.
掌握中规模4位双向移位寄存器逻辑功能及使用方法.
2.
熟悉移位寄存器的应用:实现数据的串行、并行转换和构成环形计数器.
二、实验原理L.
移位寄存器是一个具有移位功能的寄存器,是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移.
既能左移又能右移的称为双向移位寄存器,只需要改变左、右移的控制信号便可实现双向移位要求.
根据移位寄存器存取信息的方式不同分为:串入串出、串入并出、并入串出、并入并出四种形式.
本实验选用的4位双向通用移位寄存器74LSl94,其逻辑符号及引脚排列如图1所示.
其中A、B、C、D为并行输入端,0Q、1Q、2Q、3Q为并行输出端,SRD为右移串行输入端,SLD为左移串行输入端;1S、2S为操作模式控制端,CR为直接异步清零端,CP为时钟脉冲输入端.
74LSl94有5种不同操作模式:即并行送数寄存,右移(方向由0Q→3Q),左移(方向由3Q→0Q),保持及清零.
1S、2S和CR端的控制作用如表一.
图174LSl94逻辑符号及引脚排列图2表一输入输出功能CPCR1S2SSRDSLDABCD0Q1Q2Q3Q清除00000送数↑111**abcdabcd右移↑101RDRD0Q1Q2Q左移↑110*LD****1Q2Q3QLD保持↑100nQ0nQ1nQ2nQ3保持↓1nQ0nQ1nQ2nQ32.
移位寄存器应用很广,可构成移位寄存器型计数器、顺序脉冲发生器、串行累加器、可用作数据转换即把串行数据转换为并行数据,或把并行数据转换为串行数据等.
本实验主要讨论移位寄存器用作环形计数器和数据的串、并行转换.
(1)环形计数器把移位寄存器的输出反馈到它的串行输入端,就可以进行循环移位,如图2所示,把输出端3Q和右移串行输入端SRD相连接,设初始状态0Q1Q2Q3Q=1000,则在时钟脉冲作用下0Q1Q2Q3Q将依次变为0100→0010→0001→1000→……,如表2所示,可见它是一个具有四个有效状态的计数器,这种类型的计数器通常称为环形计数器.
图2电路可以由各个输出端输出在时间上有先后顺序的脉冲,因此也可作为顺序脉冲发生器.
如果将输出0Q与左移串行输入端SLD相连接,即可达左移循环移位.
3图2环形计数器CP0Q1Q2Q3Q01000101002001030001(2)扭环形计数器:将单向移位寄存器的串行输入端和串行反向输出端连接在一起即构成扭环形计数器.
图3扭环形计数器三、实验仪器及设备1.
数字逻辑实验箱1台2.
元器件:74LSl94、74LS00各1片,导线若干四、实验内容1.
测试74LSl94的逻辑功能CR、1S、2S、SRD、SLD、A、B、C、D分别接逻辑开关,0Q、1Q、2Q、43Q接发光二极管,CP接单次脉冲,按表五所规定的输入状态逐项进行测试.
(1)清除:令0,其它输入均为任意态,这时寄存器输出0Q、1Q、2Q、3Q应均为0.
清除后,置CR=1.
(2)送数:令CR=1S=2S=1,送入任意4位二进制数,如ABCD=abcd,加CP脉冲,观察CP=0、CP由0→1、CP由1→0三种情况下寄存器输出状态的变化,观察寄存器输出状态变化是否发生在CP脉冲的上升沿.
(3)右移:清零后,令CR=1、1S=0、2S=1,由右移输入端SRD送入二进制数码如0100,由CP端连续加4个脉冲,观察输出情况,记录之.
(4)左移:先清零或予置,再令CR=1、1S=1、2S=0,由左移输入端SLD送入二进制数码如1111,连续加四个CP脉冲,观察输出端情况,记录之.
(5)保持:寄存器予置任意4位二进制数码abcd,再令CR=1、1S=2S=0,加CPCP脉冲,观察寄存器输出状态,记录之.
2.
环形计数器自拟实验线路用并行送数法予置寄存器为某二进制数码(如0100),然后进行右移(左移)循环,观察寄存器输出端状态的变化,自拟表格,记录之.
3.
扭环形计数器:自拟实验线路用并行送数法予置寄存器为某二进制数码,然后进行右移(左移)循环,观察寄存器输出端状态的变化,自拟表格,记录之.
5五、实验记录表三74LSl94逻辑功能CR1S2SCPSLDSRDABCD0Q1Q2Q3Q0111↑**0101101↑*0****101↑*1****101↑*0****101↑*0****110↑1110↑0110↑1110↑0100六、预习要求熟悉74LSl94逻辑功能及引脚排列.
七、实验报告1.
总结移位寄存器74LSl94的逻辑功能.
2.
画出4位环形计数器的接线线路图及状态转换图.
1实验九555时基电路及其应用一、实验目的1.
熟悉555型集成时基电路结构、工作原理及其特点.
2.
掌握555型集成时基电路的基本应用.
二、实验原理集成时基电路又称为集成定时器或555电路,是一种数字、模拟混合型的中规模集成电路,应用十分广泛.
外加电阻、电容等元件可以构成多谐振荡器,单稳电路,施密特触发器等.
它是一种产生时间延迟和多种脉冲信号的电路,由于内部电压标准使用了三个5K电阻,故取名555电路.
其电路类型有双极型和CMOS型两大类,二者的结构与工作原理类似.
几乎所有的双极型产品型号最后的三位数码都是555或5567所有的CMOS产品型号最后四位数码都是7555或7556,二者的逻辑功能和引脚排列完全相同,易于互换.
555和7555是单定时器.
556和7556是双定时器.
双极型的电源电压DDU=+5V~+15V,输出的最大电流可达200mA,CMOS型的电源电压为十3V~+18V,能直接驱动小型电机、继电器和低阻抗扬声器.
1.
555定时器的工作原理555定时器原理图及引线排列如图1所示.
其功能见表1.
定时器内部由比较器、分压电路、RS触发器及放电三极管等组成.
分压电路由三个5K的电阻构成,分别给1A和2A提供参考电平2/3DDU和1/3DDU.
1A和2A的输出端控制RS触发器状态和放电管开关状态.
当输入信号自6脚输入大于2/3DDU时,触发器复位,3脚输出为低电平,放电管T导通;当输入信号自2脚输入并低于1/3DDU时,触发器置位,3脚输出高电平,放电管截止.
4脚是复位端,当4脚接入低电平时,则oU=0;正常工作时4接为高电平.
5脚为控制端,平时输入2/3DDU作为比较器的参考电平,当5脚外接一个输入电压,即改变了比较器的参考电平,从而实现对输出的另一种控制.
如果不在5脚外加电压通常接0.
01μF电容到地,起滤波作用,以消除外来的干扰,确保参考电平的稳定.
2图1555定时器的内部框图及引脚排列表1555定时器的功能表2.
典型应用(1)构成单稳态触发器电路如图2所示,接通电源→电容C充电(至2/3DDU)→RS触发器置0→oU=0,T导通,C放电,此时电路处于稳定状态.
当2加入iV1000PF.
3图2单稳态电路的电路图和波形图(2)多谐振荡器电路由555定时器和外接元件1R、2R、C构成多谐振荡器,脚2和脚6直接相连.
电路无稳态,仅存在两个暂稳态,亦不需外加触发信号,即可产生振荡.
电源接通后,DDU通过电阻1R、2R向电容C充电.
当电容上电cU=2/3DDU时,阀值输入端⑥受到触发,比较器C1翻转,输出电压oU=0,同时放电管T导通,电容C通过R2放电;当电容上电压cU=1/3DDU,比较器2A工作,输出电压oU变为高电平.
C放电终止、又重新开始充电,周而复始,形成振荡.
电容C在1/3DDU~2/3DDU之间充电和放电,其波形图见图3.
555电路要求1R、2R与均应大于或等于1kΩ,使1R+2R应小于或等于3.
3MΩ.
图3多谐振荡器的电路图和波形图4(3)密特触发器电路如图4所示,sU为正弦波,经D半波整流到555定时器的2脚和6脚,当iU上升到2/3DDU时,oU从1→0;iU下降到1/3DDU时,oU又从0→1.
电路的电压传输特性如图4所示.
回差电压:U=1/3DDU图4施密特触发器电压传输特性三、实验仪器及设备数字逻辑实验箱、数字万用表、示波器;集成定时器:NE555*2;电阻:10kΩ、100kΩ*1,5.
1kΩ*3;电位器:100kΩ*1;电容器:0.
01μF*3,0.
1μF、10μF、100μF*1;喇叭:8Ω/0.
25W*1.
二极管四、实验内容1.
单稳态触发器(1)按图2连接电路,取R=100k,C=470μF,输出接LED指示器,iU用数字实验箱上的单次脉冲源,用示波器观察iU、cU、oU波形.
并测定幅度与暂稳时间(可用手表计时).
5(2)取R=1K,C=0.
1uF,输入f=1KHz连续脉冲,用示波器观察iU、cU,oU,测定幅度及延时时间.
2.
多谐振荡器按图3连接电路,用双踪示波器观察cU和oU波形,并记录其波形、周期,填入自制的表中.
3.
施密特触发器按图4接线,sU输入正弦波1KHZ,逐渐加大sU的幅度,观测输出波形,测绘电压传输特性,并算出回差电压U.
4.
模拟声响电路用两片555定时器构成变音信号发生器,其电路如图5所示.
它能按一定规律发出两种不同的声音.
这种变音信号发生器是由两个多谐振荡器组成.
一个振荡频率较低,另一个振荡频率受其控制.
适当调整电路参数,使声音达到满意的效果.
图5变音信号发生器五、实验预习要求1.
复习555集成定时器的工作原理、复习单稳触发器,多谐振荡器和施密特触发器的工作原理.
2.
拟定实验中所需的表格.
3.
拟定各次实验的步骤和方法.
6六、实验报告1.
根据实验内容,记录数据,画出波形.
2.
分析、总结实验结果.