vhdl分频器用VHDL实现分频

用VHDL实现分频

1. 模N计数器的实现 一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。

本设计采用VHDL语言设计一个最大模值为16的计数器。

输入端口为：使能信号en，复位信号clr和时钟信号clk;输出端口为：qa、qb、qc、qd。

其VHDL语言描述略。

2. 带使能控制的异或门的实现 3. 输入端为：xor_en：异或使能，a和b：异或输入;输出端为：c：异或输出。

当xor_en为高电平时，c输出a和b的异或值。

当xor_en为低电平时，c输出信号b。

其VHDL语言略。

4. 2分频(触发器)的实现 5. 输入端为：时钟信号clk，输入信号d;输出端为：q：输出信号a，q1：输出信号a反。

其VHDL语言略。

6. 4.分频器的实现 7. 本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。

其VHDL语言略。